华为τ缩放定律（韬定律）
华为τ缩放定律（Tau Scaling Law，又称韬定律、赫氏定律[^c19]）是华为于2026年5月25日在IEEE国际电路与系统研讨会（ISCAS 2026）上正式提出的一项半导体发展新原则，由华为董事、半导体业务部总裁何庭波发布[^c1]。该定律的核心是以时间常数τ的系统性压缩取代传统晶体管几何微缩，作为芯片性能提升的新驱动范式，通过器件、电路、芯片和系统四个层级的协同优化来持续缩小信号传播延迟[^c2]。这是中国企业首次在全球半导体领域提出具有普遍指导意义的产业演进原则[^c11]。加州大学圣地亚哥分校杰出教授Andrew B. Kahng将其解读为一种"元定律"，反映了半导体产业对于持续提升系统价值的根本需求[^c36]。经济日报指出，韬定律"与摩尔定律并非对立取代关系，而是互补延伸"[^c42]。任正非对该战略路径的概括是："用数学补物理、非摩尔补摩尔，用群计算补单芯片"[^c9]。广东工业大学蔡述庭教授评价其为从"还原论"到"整体论"的范式革新[^c47]。国际注册创新管理师卢克林将其定位为"第二曲线"——不是替代者，而是一条去中心化的演进路径，把竞争焦点从"谁有更贵光刻机"转移到"谁有更优系统架构"[^c64]。
华为将希腊字母τ（代表时间常数）译为"韬"字，既因读音相近（tāo），也因"韬"的本义为弓袋，引申为"掩藏""包容"，衍生出"韬光养晦"与"韬略"等深具东方智慧的词汇[^c50]。光明日报评论认为，"韬"字精准捕捉了τ缩放的"内敛式超越"哲学——"核心逻辑不再是单纯的尺寸堆叠，而是向内求索，通过对电路时间延迟的极致压缩来换取性能跃升"[^c51]。中评社在6月6日的评论中进一步指出，τ缩放定律的提出"不是一次技术升级，而是一场认知革命"，宣告"半导体技术主权可以不再完全依附于极紫外光刻机与亚纳米工艺"[^c53][^c54]。
τ缩放定律的提出背景是摩尔定律逼近物理极限和经济回报递减的双重挑战。先进制程的单颗芯片设计成本已超过10亿美元，单台EUV光刻机造价超过1.5亿美元[^c3]。何庭波在论文中以鲜明的论断开篇："几何时代事实上已经结束，否认这一事实不是可行的策略。通过物理缩微实现加速的时代正在让位于通过多层电子系统的τ优化实现加速的时代。"[^c38] 华为在外部制裁导致无法获取最先进光刻设备的情况下，经过六年实践，基于该理念设计并量产了381款芯片，覆盖移动终端、AI加速器、汽车电子、消费电子及工业与基础设施五大领域[^c4]。2026年秋季发布的麒麟9050系列（麒麟2026）手机芯片将首次完整商用其核心技术——逻辑折叠（LogicFolding）架构[^c5][^c55]。截至2026年7月6日，该系列芯片已进入封装测试阶段，预计9月随华为Mate 90系列正式发布[^c76][^c77]。麒麟2026采用保守的双层逻辑折叠方案，晶体管密度从155 MT/mm²提升至238 MT/mm²，提升幅度约53.5%[^c49][^c27]，能效提升41%，峰值速度提升近13%至3.1 GHz[^c25]。何庭波以城市交通类比该技术路线：摩尔定律如同缩小房屋面积来增加人口密度，韬定律则是通过修建高架和隧道来优化交通系统[^c21]。在基带DSP核心的实测中，Die面积减少40%、工作频率提升37%、总功耗降低24%[^c48]。麒麟2026的配套系统技术包括灵衢总线（Unified Bus），通过内存语义通信将延迟从微秒级降至约100纳秒（约500倍缩减）[^c57]；以及Hi-ONE光互连引擎，单模块提供8 Tb/s带宽[^c58]。在AI系统中，超过80%的能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入数据存储[^c67]。
V2版论文发布
2026年7月3日，何庭波在中国科学院科技论文预发布平台ChinaXiv上正式更新其署名论文《面向多层级电子系统的时间缩微理论》（V2版）[^c70]。相较于5月25日发布的V1版本，V2版在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，形成了8章完整的论述体系[^c71]。截至发稿时，V2版论文点击量超27万次，下载量超5.5万次[^c81]。
V2版论文展示了两项生产规模的工程验证成果。在移动SoC领域，通过逻辑折叠在固定器件节点上实现55%的晶体管密度阶跃提升和41%的能效提升[^c72]。在AI系统领域，通过协同设计的完整技术栈——包括内存语义的统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding——预计到2035年硬件集成度将增长超过100倍[^c83]。论文还新增了麒麟2026芯片的实测功耗和电压数据：在相同性能目标下，麒麟2026可将供电电压由1.1V降低至0.9V，归一化功耗下降至0.59，即功耗降低41%[^c73]。论文预测，从2026年到2035年，晶体管密度预计将向400 MTr/mm²及更高水平迈进[^c74]，逻辑折叠将使麒麟芯片CPU主频突破4GHz并最终达到5GHz[^c75]。
V2版论文的一个关键理论创新是引入了"齿比"（gear ratio）概念，即混合键合间距与顶层金属间距的比值。当该比值接近1时，跨层连接可等效为额外金属层，3D设计空间可从传统的"宏块级离散优化"转向"单元级连续优化"[^c82]。论文还补充了TSV从顶层金属下移至M6层、多有源层堆叠等演进路径，并明确了昇腾990将在2030年左右首次引入逻辑折叠。何庭波在论文中重申，这是自1974年登纳德缩放定律以来首个为整个计算栈建立统一优化目标的半导体演进原理[^c17]。华为已在ISCAS 2026上披露，麒麟2027芯片已进入Silicon阶段，将采用全规模逻辑折叠架构[^c56]。
散热技术配套
随着逻辑折叠芯片进入量产倒计时，配套散热方案也在同步推进。三维堆叠将散热从平面芯片的"面问题"（W/cm²）升级为"体问题"（W/cm³），堆叠内层远离换热面，热管理难度大幅提升[^c80]。针对这一挑战，国内MEMS厂商正在测试芯片级主动散热方案。天津大学课题组研发的MEMS冷却器芯片在测试中实现了29.6°C的降温幅度，最大负载功耗仅69mW——为传统微型机械风扇的五分之一[^c79]。国内MEMS龙头企业瑞声科技已发布MEMS散热芯片方案，预计2026年第三季度实现大规模量产[^c78]。华为自身也在同步测试全新的"热封装"工艺，通过优化芯片内部核心布局来改善热传导效率。中信证券等机构研判指出，韬定律正将半导体竞争从"制程竞赛"推向"封装与散热竞赛"[^c68]。
产业反响与战略意义
该定律在产业界引发了广泛讨论。路透社和NBC等外媒认为这标志着中国探索出绕开美国技术封锁的自主路径[^c16]。台积电高管在公开回应中表示τ缩放本质属于三维集成技术范畴，但强调从N2到A14制程，单纯的晶体管几何微缩可实现30%的能效提升[^c39]。HK01的分析指出，台积电和英特尔是在先进制程基础上向3D延伸，而华为则是在制程受限情况下用3D化弥补制程差距[^c40]。英伟达CEO黄仁勋在台北接受采访时评价该技术为"华为的一次突破"，但同时表示不会对台积电构成威胁[^c26]，由于出口管制，黄仁勋承认英伟达已"基本放弃"中国AI芯片市场给华为[^c12]。伯恩斯坦研究机构将其称为中国芯片产业的"DeepSeek时刻"[^c6]，Futurum Group则评价其为"后摩尔时代最具理论连贯性的框架"[^c20]。A股半导体板块在发布当日暴涨，中芯国际涨幅超16%，总市值突破1.22万亿元[^c14]。
产业界同步经历着一场从"制程主导"到"系统协同"的变革[^c60]。中信证券等机构研判指出，先进封装正从"后道配角"跃升为算力提升的核心路径。CPO/NPO光互连市场规模预计在2030年突破390亿美元[^c61]，有望成为τ缩放框架的重要技术支撑。南方日报从"链主"视角剖析了τ缩放定律的战略意义，将其定位为一份面向全产业链的"英雄帖"：一起来把这条路走通[^c62]。何庭波指出行业需要5至10年才能充分接纳该路径[^c18]，论文则提出"下一个美元应该投向τ，而非工艺节点"[^c28]，呼吁产业投资从几何缩微转向以τ为目标的系统级优化。